揭开一个等长不等时的“骗局”

来源:一博自媒体 时间:2019-6-17 类别:微信自媒体

作者:刘为霞 一博科技高速先生团队队员

“DDR4跑2400,等长控±25mil,时序有没有问题?”

“正常操作,没有问题”

“那时序差260ps有没有问题?”

“那怕是药丸”

“那等长控±25mil,时序差260ps有没有问题?”

瞬间这个问题就把我惊出了一身冷汗,我们的layout工程师,真是各种操作秀到人头皮发麻。虽然在SI领域还是个小学生,但我?#20179;?#36947;等长相差在25mil左右时,时序是不可能相差260ps的。

我们的layout工程师?#20179;?#36947;,按照常规操作来讲,普通FR4级别的板材,时序和长?#28982;?#31639;的经验公式是1ps≈6mil。像这种脱离常识的事情必须要用事实说话,于是反手就发了一张图,长度和时间如下图所示。

从上面的图上看来,信号之间的长度差只有4mil的情况下,时序相差266ps,这真的是刷新了三观。

但是事实摆在了眼前,那就需要?#19994;?#23548;致这种情况的原因了。等长不等时的情况虽然存在,但是目前还是设计阶段,时序差距又如此离谱,所以设置出现问题的可能?#21592;?#36739;大。首先怀疑是不是pin delay时间没有填正确引起的,检查了PIN delay的设置。嗯,意料之中,PIN delay开关是打开的,问layout工程师,是不是pin delay没有填写正确,结果回复是软件中没有填pin delay的相关?#38382;?#36825;个可能性pass了。
既然不是软件设置问题,那么把时间短的网络高亮,看看具体的走线情况,如下图所示,发现所有时序?#38382;?#27604;较小的网络?#25216;?#20013;在了第十层,如下图所示。
发现上面这个情况时,感觉到离真相只有一步之差了,但是又有一层纸挡在中间,感受不到那一闪而过的灵?#23567;?#20174;头开始捋一下这个过程。从时序和长度的换算公式开始,?#20174;?#21709;因素?#24515;?#20123;。下面是传输线在介质中的传输速度公式:
影响因素两个,一个是相对导?#24597;剩?#19968;般不含铁磁体的介质材料,这个?#38382;?#37117;为1;另一个是相对介电常数,这个和材料?#38382;?#30340;设置有关系,可以在软件的层叠设置中体现。检查一下层叠,看这个?#38382;?#30340;设置是否有问题。如下图所示,果然,DK的设置是有部分不正确的。
将DK按照设计的层叠重新正确填写后,时序回复了正常,如下图所示。
所以其实这种等长不等时的情况,?#23548;?#19978;延时的误差并不存在,是软件设置欺骗了你,?#23548;?#30340;板子生产后,并不会有这种延时差距。虽然不会带来什?#20174;?#21709;,但是这个情况的出现,可能会让设计人员吓自己一跳,以致夜不能寐,于是就有了开头的提问。

下面是文末?#23454;?#26102;间,设计中的层叠?#38382;?#27491;确填写是很有必要的,影响不仅是时序方面,还可以根据这些?#38382;?#29992;软件直接算阻抗,如下图所示,这是软件?#28304;?#30340;一个小功能,可以计算传输线的阻抗和电容,电感?#38382;?nbsp;


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